【电报解读】半导体迎来“韬（τ）定律” ，华为论文指明了多个技术方向，快速梳理华为韬定律相关标的（附表......

核心结论

华为正式发布“韬（τ）定律”，标志着中国首次在全球半导体领域提出系统性的产业发展新原则。该定律以“时间缩微”替代传统的“几何缩微”，旨在突破摩尔定律的物理极限，开辟芯片持续演进的新路径。此举不仅展示了华为应对技术封锁的自主创新成果，更向全球半导体行业提供了一套蕴含“中国智慧”的替代性发展方案。

关键信息

• 定律发布：华为董事、半导体业务部总裁何庭波在2026国际电路与系统研讨会上发表“韬定律”，提出通过逻辑折叠等创新技术系统性降低时间常数（τ），以压缩信号时延来等效提升晶体管密度。
• 核心路径：从追求“几何缩微”（更小纳米制程）转向实现“时间缩微”（更高逻辑效率），构建从器件到系统的多层级协同优化体系。
• 量化目标：预计到2031年，基于该定律的高端芯片晶体管密度将达到等效1.4纳米制程的水平；AI系统硬件集成度到2035年预计实现超100倍增长。
• 验证案例：论文展示了量产级成果，移动SoC在相同节点下实现晶体管密度55%的阶跃式提升及41%的能效增益。
• 技术方向：明确了未来将依赖混合键合与TSV技术实现多层有源层堆叠，从2.5D封装向3D垂直集成堆栈演进，并发展近封装光引擎（Hi-ONE）以支持Tb/s级芯片互连带宽。

潜在影响

• 产业格局：为全球半导体发展提供了摩尔定律之外的“第二曲线”，可能引发行业从单纯追逐先进制程向探索系统级优化与先进封装技术并行的战略转向。
• 技术路径：“时间缩微”理念将驱动逻辑折叠、3D堆叠及光互连等成为下一代高性能计算的核心支撑技术，减弱对EUV光刻等传统尖端设备的路径依赖。
• 供应链价值重塑：随着垂直堆叠和光互连的重要性凸显，先进封装设备、测试设备及光通信产业链的上游供应商将迎来更明确的长期需求增长。

关注要点

• 技术落地验证：需持续关注逻辑折叠与多层堆叠技术在复杂芯片中的量产良率、散热效率及成本控制情况，这是决定“韬定律”能否规模化商用的关键。
• 光互连渗透节奏：关注从铜互连到光互连的转换节点，特别是在AI芯片带宽进入Tb/s级别后，Hi-ONE等近封装光引擎技术的产业化进展与市场接受度。
• 对标传统路径：跟踪2031年目标（等效1.4纳米）的实现进度，以及其在实际性能与能效比上与同期传统先进制程芯片的竞争表现。

关联个股

• 精智达：积极布局适用于先进封装技术（如混合键合）的半导体存储器测试设备，与“韬定律”所需的多层堆叠技术高度相关。
• 中微公司：在前道设备及先进封装领域全面布局，已发布CCP刻蚀及TSV深硅通孔设备，直接受益于3D堆叠技术的演进。
• 仕佳光子：主营光芯片与器件，产品用于数据中心光互联，是“从铜互连到光互连”技术趋势下的上游核心供应商。

（注：上述个股股价信息截至原文，需关注市场实时变化）

电报解读

Ⅱ 电报内容

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【人民锐评：半导体迎来“韬（T）定律”中国定义将改写世界】财联社5月25日电，人民日报社网络评论平台“人民锐评”公众号5月25日下午发文称，今天，中国在全球半导体领域首次提出指导产业发展的新原则。华为正式发表“韬（T）定律”，提出以“时间缩微”替代“几何缩微”，通过逻辑折叠等创新技术，实现半导体与电子系统的持续演进。并且，华为以量产的381款芯片，证明了该定律的可行性、有效性以及商业前景。

这不只是一次技术定律的发布，更是一次产业发展路径的宣示，给中国建设科技强国、实现科技自立自强带来多

与其被路径依赖锁死，不如另辟蹊径通向“珠穆朗玛”。

近年来，摩尔定律面临物理极限和经济效益双重挑战，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，成为人工智能时代的必答题。华为最先遭到技术封锁，最早遇到这道题，也率先做出了创新探索。“韬（τ）定律”不以几何尺寸论英雄，而以逻辑折叠和时间效率取胜，在摩尔定律之外开启“第二曲线”，丰富了全球半导体产业发展路径。这样的中国方案，富有中国智慧。

电报解读

一、华为发表半导体韬定律

5月25日，2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”，这是中国在全球半导体领域首次提出指导产业发展的新原则。

“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬T）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

据悉，“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

二、华为论文指明了多个技术方向

由何庭波署名的论文《ATimeScalingTheoryforMulti-LayerElectronicSystems》已提交至中国科学院科技论文预发布平台，论文详细介绍了“韬（τ）定律”。论文展示了两个量产级别的验证案例：在移动SoC方面，逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益；在AI系统方面，由具备内存语义统一总线架构、近封装Hi-ONE光学I/O，以及edge-to-surface3D折叠技术共同构成的协同设计技术栈，预计到2035年将实现超过100倍的硬件集成度增长。

值得关注的是，这篇论文不仅透露了华为未来十年的部分芯片发展路线，也指明了多个技术方向。

一是混合键合与TSV。未来十年，逻辑折叠技术预计将从局部关键路径折叠，演进为全面、多层级的折叠架构——即在单个封装内集成三层、四层甚至更多有源层堆叠。这一演进将有赖于两大技术支撑：一是低温混合键合技术，有助于放宽各堆叠层之间的热预算要求；二是TSV（硅通孔）落点下移，从顶层金属层下移至M6金属层，此举可释放超过30%高层布线资源。

二是3D堆叠。论文指出，3D堆叠的发展将是必然。“扇出困境”将导致2.5D扇出型封装扩展能力受阻，而3D堆叠则将解决这一困境，封装将变成垂直集成堆栈，内存、互连网络、供电与逻辑电路都能同步扩展。其也给出了较为明确的时间线：大约在2030年以前，昇腾超节点产品线（包括2025年的昇腾910C、2026年的昇腾950，以及后续的昇腾990）仍将依赖一系列成熟技术组合：Chiplet、2.5D扇出，以及基于微凸点（micro-bump）和标准间距混合键合的3D堆叠。

三是从铜互连到光互联。论文提出，在每颗AI芯片400Gb/s的带宽水平下，铜缆互连仍然是成熟、可靠且易于实现的方案。但当单芯片带宽提升至数Tb/s级别时，铜互连在物理层面将难以为继。由此，华为半导体开发了高密度光互连节点引擎（High-density Optical-interconnect-NodeEngine，Hi-ONE）——一种近封装光引擎。该方案可为每个模块提供8Tb/s带宽，并通过单条光链路实现与AI芯片UB带宽相匹配的传输能力。它将SerDes（电串行器）所需传输距离从约100厘米缩短至约5厘米，并将传输距离从不足1米扩展至100米，从而使面向分布式、吉瓦级数据中心的高密度互连在物理上真正具备可实现性。

三、相关上市公司：精智达、中微公司、仕佳光子

精智达：混合键合属于先进的半导体封装技术，公司目前正在积极布局可以适用于采用先进封装技术的半导体存储器产品的测试设备。

中微公司：目前中微公司的前道设备被广泛应用在国内外NAND、DRAM及逻辑生产线。同时公司在先进封装领域（包含高宽带存储器HBM工艺）全面布局，包含刻蚀、CVD、PVD、晶圆量检测设备等，且已经发布CCP刻蚀及TSV深硅通孔设备。